集積回路に対し、単機能の単体部品は「ディスクリート」と呼ばれます。

おもちゃの世界でも音声や音楽などの音源を始めとしてリモコン・ラジコンなど様々な分野で利用されています。

ただ、他の電子機器分野での利用とは実装の仕方が異なっていてCOB（Chip on Board）と言う形態で実装される事が多いため、修理をする際に配線を追いかけることが極めて難しいことが上げられます。

当然、ICの中を修理することはできません。白旗を上げて降参しましょう。

以下、集積回路についてグダグダとうんちくを垂れますが興味があったらご覧になってください。

 

概要

現代の電子機器で使用する電子回路は、増幅器や演算器などの機能単位ではすでに回路構成が決まっており、わざわざ個別の抵抗やコンデンサ、トランジスタをひとつずつ組み立てる事は、効率が悪く、コストとサイズがかさばり、故障の原因にもなります。複雑な回路を小さな1枚の半導体にまとめて作り込む技術の成果が集積回路であり、現在のコンピュータやデジタル機器を支える主要な科学技術の一つです。

古くは固体回路（Solid State）とも呼ばれ、20世紀中頃に考案されて以降、製造技術の進歩により急速に回路規模と性能が向上してきました。

ウェハーと呼ばれる薄い半導体基板の上に光学写真技術によって微細な素子や配線などの像を数十から数百個写し込み、その像を保護マスクとして半導体基板を溶かしたり上塗りしたりを十から数十回繰り返し、多数の同一回路を同時にひとつのウェハー上に作ります。

ウェハー上の回路はテスト前、または後にひとつずつ切り離されてダイと呼ばれるものになります。良品だけがサブストレートやリード・フレームに載せられ、ボンディング・ワイヤやフリップ・チップの直接接続によって外部端子との配線が行われた後、プラスチックやセラミック、金属缶で出来たパッケージに封入され、動作テスト後に梱包・出荷されます。

 

これらがモノリシックと言われる集積回路の製造工程ですが、ハイブリッド集積回路は、複数のダイまたはひとつのダイいわゆるモノリシック集積回路といくつかのディスクリート部品を組み合わせてひとつのパッケージに収められたものです。集積回路が出回り始めた初期のころには様々な用途のものが市販されたものですが、モノリシック集積回路が発展するにつれサイズやコストの面で太刀打ちできずに消えてゆきました。故障したハイブリッドICのパッケージを開けて中のディスクリート部品を交換する等と言う神業的修理技法も見ることができました。

 

SSI、MSI、LSI

SSI、MSI、LSI というのは、集積する素子の数によってICを分類定義したもので、「MSI IC」のようにも言うものですが、今日ではほぼ使われず、ふつう、比較的小規模のものを単にIC、比較的大規模のものを単にLSI（Large Scale Integration）と呼んでいます。

初期の集積回路はごくわずかなトランジスタを集積したものでした。これをSSI（Small Scale Integration）と呼びます。SSIは航空宇宙分野のプロジェクトで珍重され、それによって発展しました。ミニットマンミサイルとアポロ計画は慣性航法用計算機として軽量のデジタルコンピュータを必要としていました。アポロ誘導コンピュータは集積回路技術を進化させるのに寄与し、ミニットマンミサイルは量産化技術の向上に寄与しました。これらの計画は1960年から1963年まで米国で生産されたICをほぼ全て買い取りました。これにより製造技術が向上したため製品価格は大幅に低下し（40分の1以下とも言われています。）、このような用途以外にも使用される需要が生まれてくる基になりました。

民生品として大量のICの需要を発生させたのは電卓でした。コンピュータ（メインフレーム）でのICの採用は、IBM System/360では単体のトランジスタをモジュールに集積したハイブリッド集積回路（IBMはSLTと呼んだ）にとどまり、モノリシック集積回路の採用はIBM System/370からでした。

次の段階のMSIは1960年代終盤に登場したとみられています。MSIはSSIに比較して価格は高いものの、より複雑なシステムを生産する際に回路基板を小さくして組み立てコストを低減するなど数々の利点が魅力となっていました。そのような経済的利点により1970年代中盤にさらに集積度を向上させたLSIが開発されました。

LSIはコンピュータのメインメモリや電卓の部品として大量に生産されました。

 

VLSI（Very Large Scale Integration）

もとの分類では大型の集積回路は全てLSIに分類されますが、1980年代に開発され始めた更に大規模な集積回路を VLSIと呼ぶようになりました。これにより、これまでの多数のICで作られていたコンピュータに匹敵する規模のマイクロプロセッサが製作されるようになりました。1986年、最初の1Mbit RAMが登場しました。これは100万トランジスタを集積したものです。1994年に製造されたマイクロプロセッサは300万個以上のトランジスタが集積されています。VLSIチップはCMOS技術の設計ルールの規格化によって製造技術が広く普及しました。

 

WSI（Wafer-Scale Integration）

WSIは、複数のコンピュータ・システム等の全体をウェハー上に作り込み、個別のダイに切り離さずにウェハーの大きさのままで使用するという構想です。現状では、1品もので、コストが非常に高額であっても良いというような特殊な用途・特殊な要求に基づき生産するような装置で採用されています。たとえば、人工衛星や天体観測望遠鏡の光学受像素子では、民生用の素子を複数個つなぎ合わせて作ると歪みや隙間が生ずるので、1枚のウェハーの全面を使用した物が作られています。

 

SoC

System-on-a-chip は、従来別々のダイで構成されていたシステムを統合し、独立して動作するシステム全体をひとつの集積回路上に実現するものです。例えば、マイクロプロセッサとメモリ、周辺機器インターフェースなどを1つのチップに集積するものです。

製造工程

半導体製造は、ウェハー上に回路を形成する前工程と、そこで作られたウェハーをダイに切断し、パッケージに搭載した後に最終検査を行う後工程に大きく二分されます。

尚、これらの工程は一般には複数の工程専門企業がそれぞれの工場で順次行っていくものです。1社ですべての工程を行うケースはほぼなく、あったとしても非常に稀です。

一般的には、設計・ウェハー製造・表面処理・回路形成・ダイシング・基材製造・ボンディングの各工程に専業企業が存在し、デザイン、ウェハー切り出し、アンダーフィリング、検査が前記から分かれて専業化している場合、加えて各工程で使用される材料・加工にも専業メーカーが存在します。

一つの集積回路パッケージが出来上がるまでに関わるメーカーの数は少なくとも5、多いときには30社とも言われています。

 

ウェハー製造

集積回路の母材となるウェハーの原材料は、半導体の性質を持つ物質です。一般的な集積回路ではそのほとんどがシリコンですが、高周波回路では超高速スイッチングが可能なヒ化ガリウム、低電圧で高速な回路を作りやすいゲルマニウムも利用されます。

集積回路の歩留まりとコストは、ウェハーの原材料である単結晶インゴット（塊）の純度の高さと結晶欠陥（結晶構造における原子欠損等の欠陥）の数、そして直径に大きく左右されます。

現在のウェハーの直径は300mm以上になってきています。インゴットのサイズを引き上げるには、従来の技術だけでは欠陥を低くする事が難しく、多くのメーカーが揃って壁に突き当たった時期がありました。

シリコン単結晶引き上げ装置のるつぼを超伝導磁石で囲みこみ、溶融したシリコンの対流を強力な磁場で止めることで欠陥の少ない単結晶が製造可能になりました。

（それでも「０」にはできない。）

表面処理

 

集積回路は半導体表面に各種表面処理を複数実施して製造されます。

 

まずウェハーにはイオン注入によってドープ物質を打ち込み、不純物濃度を高める措置が行われます（最初に作られるこの層がゲートなどの集積回路の中枢となります）。

 

さらにSOI （Silicon on Insulator） ではウェハーに絶縁層を焼きこむか張り合わせる事で漏れ電流を押さえ込む処置が行われます。

 

※SOI：CMOS LSIの高速性・低消費電力化を向上させる技術です。

 

そしてレジスト膜の塗布、ステッパーによる露光、現像処理によるレジスト処理を複数行い、その間に回路構造物の母体となるシリコンの堆積、イオン注入によるドープ物質の注入、ゲートや配線の土台となる絶縁膜の生成、金属スパッタリングによる配線、エッチングによる不要部分の除去などが行われます（フォトリソグラフィ）。

 

集積回路の立体的な複雑さを配線層の枚数で数える事から4層メタル・6層メタル等と表現します。この表面処理技術は現在進行形であり、2014年現在はHigh-K絶縁膜、添加物打ち込み、メタルゲート、窒化物半導体素子など新たな技術が導入されています。

 

さらに新しい技術は、より微細化したプロセス・ルールと共に世に出ると言われています。

 

プロセス・ルールとは主としてダイの上に描かれる配線の太さ、間隔をどのくらいの値にするかと言う約束事です。後のほうで詳しく説明します。

 

 

 

クリーンルーム

 

半導体工場の生産ラインは、それ自体が巨大なクリーンルームとなっています。生物学的クリーンルームよりも、半導体製造現場のほうが遥かに清浄度が高くなっています。なぜならウェハー上の1個の細菌細胞はそのウェハーに描かれたトランジスタ100個近くを覆い隠すことになるからです。

 

※医療、食品関連のCRであれば0.5 µm以上の粒子を対象とし、産業用は0.5～0.1 µm以上の粒子を対象にすることが多いです。ちなみにPM2.5は浮遊する粒子の直径が2.5µmと言う事なのでCRとしては問題外と言う事になります。

 

現在の先端プロセス・ルールである14nmはウイルス以下の大きさです。

 

製造中の半導体は人間がいる環境ではどこにでもあるナトリウムに大変弱く、それが絶縁膜に浸透する為、特にCMOSトランジスタには致命的です。半導体工場のクリーンルーム内に導入される空気は、部屋や場所ごとに設定されたクリーン度に応じて、何度もHEPAフィルターやULPAフィルターで空中微粒子を濾しとられたものが使われています。

 

また水はイオン交換樹脂とフィルターによって空気同様に水中微粒子を徹底的に除去された超純水を使用しています。

 

大量のナトリウムを含み、皮膚から大量の角質細胞の破片を落下させ、振動をもたらす人体は半導体プロセスにとって害をなす以外の何物でもなく、クリーンスーツ、いわゆる“宇宙服”を着て製造ラインを汚染しないようにしています。

 

もっとも工場は高度に自動化されており、人間が製造ラインに出向くのは機械の故障といったトラブルがあった時だけですので“宇宙服”を着て日常の作業に当たっているわけではありません。

 

 

 

ウェハーテスト

 

ウェハー上への回路形成が完了したら、半導体試験装置を用いて回路が正常に機能するかを確認するウェハーテストを行います。

 

半導体の動作特性は温度にも左右されるため、常温に加え高温や低温下での試験も行われます。

 

ウェハーテストの結果はダイにマーキングされ、後述する後工程では良品とマークされたダイのみが組み立て対象となります。

 

 

 

欠陥救済

 

ダイ面積の大きい超大規模集積回路では、チップ上に一つも欠陥がない完璧な製品を作ることは非常に難しいことになります。

 

そこで、設計段階で予備の回路を前もって追加し、ウェハーテストで不良が検出されたときにそこを予備回路で補うことで歩留まりを上げ救済が行われる手法が採られています。

 

回路の切り替えは、回路上に形成されたヒューズを、レーザーまたはウェハーテスト中に電流を流して切断することで実現しています。

 

DRAMやフラッシュメモリでは、製品で決められた容量に加え予備のメモリ領域を用意しておき、不良箇所をテストで見つけた時点で配線のヒューズを切り予備領域に切り替えることが一般的に行われています。

 

また、ゲーム機 PlayStation 3で使用されてるCell プロセッサにはSynergistic Processor Elementと呼ばれる演算回路が8つ搭載されていますが、 実際のPlayStation 3では使用可能な Synergistic Processor Element は7つに設定されています。この場合、不良コアが一つ発生したダイでも欠陥救済によって利用可能になるため、歩留まりが向上することになります。

 

 

 

後工程

 

前工程で良品としてマーキングされた回路をウェハーから切り出し、シートに貼り付けてパッケージに搭載します。

 

端子との配線や樹脂で封止し、最終製品の形になります。

 

その後、初期不良をあぶり出すバーンイン試験や製品の機能を確認するファイナルテストを経て出荷されることになります。

 

 

 

ダイシング

 

ダイシングとは前工程で製造されたウェハーをチップの形に切り離すことを言いこの作業を行う工程を『ダイシング工程と』いいます。

 

ダイシングには、薄い砥石を用いて切断する方法と、レーザーを用いる方法が主流です。

 

 

 

ボンディング

 

チップをパッケージ基板に搭載し、チップ側の端子とパッケージの端子を接続する工程はボンディングと呼ばれます。主なボンディング手法を下に示します。

 

・　フリップチップボンディング

 

チップ上にバンプと呼ばれる接続用の突起を載せ、その面をパッケージ基板に合わせて接続する方法。チップ全面を接続に使えるため、端子数が多くかつチップ面積が小さい集積回路でよく利用される。

 

 

 

封止

 

ボンディングによる配線が完了したら、外部からの衝撃や水分から集積回路を保護する封止を行います。

 

一般的な集積回路では、モールド剤でチップやボンディング・ワイヤを保護するための注入成形を行います。集積回路の黒い外見はこの樹脂によるものです。樹脂が固まった後、チップ毎に切り離せば集積回路は完成することになります。近年のCPUやGPU、液晶ドライバICなどの超精密集積回路にはモールド剤を用いず、アンダーフィルと呼ばれる一液硬化の樹脂を用います。ボンディングの後、基材とIC間に注入を行いキュア炉と呼ばれる装置でリフローし、硬化させます。

 

 

 

バーンイン

 

具体的には、高温下で一定時間集積回路に電流を流すことで劣化を加速しています。これは、劣化を化学反応として捉えた場合、劣化速度と温度はアレニウスの式の関係に従うとの考え方によるものである。

 

 

 

品質検査

 

最後に、集積回路が製品として正常に機能するかを確認する検査を行う。封止樹脂に欠けやひび、リード・フレームやBGA（Ball Grid Array）パッケージのボール端子に異常が無いかを確認する外観検査、ボンディングによる電気接続が確実に行われ、チップが完全に動作するかを半導体検査装置で確認する電気検査が行われる。

 

 

 

プログラム書き込み

 

EEPROMやフラッシュメモリなどの記憶素子を混載した製品では、プログラムをそれらに書き込む作業も行われる。プログラムの内容を切り替えることで、同一のマスクから異なるグレードや入出端子の異なる集積回路を作り出す事ができる。またCPU等の製品で、実際に動作可能な最高速度に応じたクロック倍率を後処理で設定する事で、グレードの異なる製品を同一生産ラインから製造しています。

 

 

 

プロセス・ルール

 

プロセス・ルールとは、集積回路をウェハーに製造するプロセス条件をいい、最小加工寸法を用いて表わします。プロセス・ルールによって、回路設計での素子や配線の寸法を規定するデザイン・ルールが決まります。

 

通常、最小加工寸法はゲート配線の幅または間隔です。ゲート配線幅が狭くできれば、金属酸化物電界効果トランジスタ (MOSFET) のゲート長が短くなるため、ソースとドレインの間隔が短くなり、チャネル抵抗が小さくなります。従って、トランジスタの駆動電流が大きくなり、高速動作が期待できることになります。このため、プロセス・ルールは、高速化を期待して、ゲート長のことを指す場合もあります。

 

特にDRAMプロセスでは、ゲート長はゲート配線の最小寸法を使わない場合がありますし、拡散層とメタル層を導通させるコンタクトの径が最小加工寸法の場合もあります。つまり、プロセス・ルールは、製造上の技術的な高度さや困難さを示す指標と言えます。

 

プロセス・ルールが半分になれば、ダイの外部配線部を除けば、同じ面積に4倍のトランジスタや配線が配置できるため、同じトランジスタ数では4分の1の面積になります。ダイ面積が4分の1に縮小できれば1枚のウェハーから取れるダイが4倍になるだけでなく、歩留まりが改善されるためさらに多くのダイが取れることになります。トランジスタ素子が小さくなればMOSFETのチャネル長が短くなり、ON/OFFの閾値の電圧 (Vth) を下げられ、低電圧で高速のスイッチング動作が可能となるため、リーク電流の問題を考えなければ、消費電力を下げながら性能が向上します。

 

現在は14nmが主流ですが間もなく10nmを切ると言われています。2015年IBMは7nmでの製造に成功しました。（1nmは10の－9乗メートル、ちなみに 人間の髪の毛の太さは約80μm前後が平均的な太さであるため、10nmプロセス・ルールでは、髪の毛の幅の中に4000本の線が引けるということになります。）

 

 

 

プロセス・ルールは、フォトマスクからウェハーに回路を転写する半導体露光装置の光学分解能や、エッチング工程の寸法変換差の改善などで更新されてきた。プロセス・ルールの将来予測は、ムーアの法則を引用して説明されることが多いです。

 

半導体露光装置は非常に高い工作精度が要求され、製造の大部分が人間の手作業で行われます。ウェハーを載せるスライドテーブルは、高い水平度を実現するために非常にキメの細かい砥石で職人が磨いたレールの上に乗せられ、微細パターンをウェハー上に転写する光学系には、原子単位で表面の曲率が修正されている超高精度なレンズが用いられています。

 

 

 

微細化

 

半導体露光装置メーカーは1社か2社の最先端半導体メーカーと共同で次の世代や次々世代の半導体露光装置を開発し、まずその半導体メーカーに向けて製造します。その開発によって生み出された装置を、2 - 3年程度後に最先端に続く半導体メーカーが量産の為に購入する頃には最先端半導体メーカーはその先の世代の試験運用をはじめます。この循環があるために演算プロセッサのプロセス・ルールは、350nm、250nm、180nm、130nm、90nm、65nm、45nm、32nm、22nm、14nm、10nmといった飛び飛びの値になるのが普通です。最先端のプロセス・ルールは2016年時点で14nmに達していて、10nm、7nmと微細化が進んで行くと予想されています。一方DRAMやフラッシュメモリのような記憶用半導体では小刻みにプロセス・ルールを縮小しています。

 

微細化によってプロセス・ルールが使われる光源の波長よりも短くなると、光の回折や干渉によってマスクの形とウェハー上に作られる像の食い違いが大きくなり、設計通りの回路が形成できなくなります。

 

この問題を解決するため、回路設計にあらかじめこれらの光学効果を織り込んでおく光学近接効果補正が130nm以下のルールで行われるようになりました。光学近接効果補正は、EDAによる自動化が普及しています。

 

2020年頃には、5nmに到達し、CMOSを使った微細化の限界が訪れるとの推測されており、新しい素材・構造の研究や微細化に頼らない手段による集積度の向上も模索されています。

 

また携帯電話の小型カメラ撮像素子ではフットプリントの都合上、非常に微細化したイメージセンサを使う。しかし、このセンサの画素密度は可視光波長では従来のカラーフィルタ方式がまったく役に立たなくなります。この為、メタル層で光を回折させて分光を行ったり、窒化物半導体素子を使って分光したりする事により、プロセス・ルールよりも遥かに長い可視光をフォトダイオードに導きます。APS-Cサイズで2000万画素を超えるものも同様です。

 

 

 

歩留まり

 

歩留まりとは、ウェハーから取れる全てのダイに対する良品ダイの割合を指し、イールド・レート (yield rate) とも呼ばれます。PC用のCPUのように、同じ生産ラインで同じ製造工程を経た製品を、完成製品に後からテストによってグレードを割り振ることがあるので、グレードを下げれば歩留まりが上がるという結果になります。

 

 

 

半導体故障解析

 

半導体故障解析とは、極めて多くの素子の集合体である集積回路に於いて、何処が、どの様に、壊れているのかを解析する技術です。LSIテスタ（半導体試験装置）では、不良品である事は分かっても、その回路の何処に異常があるのかまでは分かりません。数千万ものトランジスタが集積された回路に於いて、その一つ一つを試験していくのは現実的ではなく、又、それ以上に配線の不良などもあり得ます。従って、集積回路の登場当初から、集積度の向上に伴って、故障解析技術も進歩しています。

 

 

 

分類

 

システム構成

 

モノリシック集積回路

 

制御回路が一体化された大電力の増幅回路やスイッチング回路（インテリジェントパワーモジュール）や、高密度実装が要求される携帯機器・自動車・航空機・軍事用、集積回路同士の距離が演算速度に影響を与えるスーパー・コンピュータやメインフレーム・コンピュータなどに用いられる。メインフレーム・コンピュータやスーパー・コンピュータで使われるマルチチップモジュールは100層を超えるセラミック基板を焼結生成した非常に高度な立体回路を構成しています。プリント基板においてもビルドアップと呼ばれる、複数の多層基板を貼り合わせて回路を構成する技術が開発されているため、ハイブリッド集積回路の多層化製品とプリント基板の多層化製品の境目は無くなっています。

 

 

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